module osc_sync(clk, reset, adc_in, sync_value, sync_dir, sync_ready, fifo_full);
/*
распиновка по схеме
clk        (19)
reset      (18)

               D0  D1  D2  D3  D4  D5  D6  D7
adc_in     (33, 31, 29, 28, 27, 26, 25, 24)
sync_value ( 4,  5,  6,  8,  9, 11, 12, 14)

sync_dir   (16)
sync_ready (34)
fifo_full  (37)

*/

input wire clk;              // тактовый сигнал проекта
input wire reset;            // сброс
input wire [7:0] adc_in;     // вход с АЦП
input wire [7:0] sync_value; // значение синхронизации
input wire sync_dir;         // направление синхронизации
output reg sync_ready;       // сигнал успешности синхронизации
input wire fifo_full;        // сигнал о заполнении FIFO

reg   stop;

initial
begin
      sync_ready=1;
      stop=0;
end

always @ (negedge clk)
begin
     if (reset==0)
        begin
          sync_ready<=1; // сбросим сигнал успешности синхронизации
        end else
             begin
                if (stop==0)
                  begin
                     if (sync_dir==0) // поиск значения выше sync_value
                        begin
                           if (adc_in>=sync_value) sync_ready<=0;
                        end else      // поиск значения ниже sync_value
                     if (adc_in<=sync_value) sync_ready<=0;
                  end else sync_ready<=1;
             end
end    
        
// остановка захвата при заполнении памяти      
always @ (negedge clk)
begin
     if (reset==0)
        begin
          stop<=0;    
        end else    
               if (fifo_full==1) stop<=1;        
end

endmodule